時鐘緩沖器芯片

時鐘緩沖器芯片時鐘芯片是一種基于PLL的時鐘發(fā)生器，采用ADPLL（全數(shù)字鎖相環(huán)）技術(shù)，以實現(xiàn)的高頻低相噪性能，并具備低功耗和高PSNR能力，可實現(xiàn)小于0.3ps RMS的相位抖動性能。

可輸出差分100MHz，125MHz，156.25MHz和單端33.33MHz CPU時鐘，同時輸出6路25MHz緩沖參考時鐘。

時鐘緩沖器芯片

? 主要特性

l 7路單端LVCMOS輸出，輸出阻抗為30Ω；

l 3對LVPECL輸出

-- 1路差分LVPECL輸出對(QA，nQA)的輸出頻率為156.25 MHz

-- 2路可選的差分LVPECL輸出對(QB，nQB和QC，nQC)的輸出頻率為100 MHz和125 MHz

l 1路單端LVCMOS輸出（QD）的頻率為33.33MHz CPU時鐘

l 可選外部晶體或單端輸入源

l 晶體振蕩器接口用于25MHz晶體

l DCO頻率：2.5GHz

l 125MHz下的RMS相位抖動，使用25MHz晶體（12kHz~20MHz）：0.188ps（典型值）

l 電源噪聲抑制PSNR：-70dB

l +3.3 V電源電壓

l -40°C至85°C環(huán)境工作溫度

l 無鉛（RoHS 6）封裝

l 40引腳VFQFN封裝6.0 × 6.0 × 0.85mm

? 時鐘芯片應用場景

l 無線基站

l 以太網(wǎng)線卡，交換機和路由器

l SCSI，SATA，and PCI-express

l 低抖動，低相噪時鐘發(fā)生器